Про FEC

[nuclearcat]

Блин, живут же еще сказочники. FEC работает хреново понимаешь, не везде и т.п. Проблемы прям такие невозможные.

 

Читаю документы IEEE.

48 потоков данных в OFDM + 4 пилотных

6 Mbps BPSK 1/2

9 Mbps BPSK 3/4

12 Mbps QPSK 1/2

18 Mbps QPSK 3/4

24 Mbps 16QAM 1/2

36 Mbps 16QAM 3/4

48 Mbps 64QAM 2/3

54 Mbps 64QAM 3/4

 

К слову, проскочила инфа, что 5/10/20/40 Mhz получаются просто изменением битика, который управляет делителем от PLL.

На закуску отломал крышку ВЧ блока на помершей Atheros карте, и сфотал в хорошем разрешении (позже сделаю фото получше).

[_Nick]

Блин, живут же еще сказочники. FEC работает хреново понимаешь, не везде и т.п. Проблемы прям такие невозможные.

 

Читаю документы IEEE.

48 потоков данных в OFDM + 4 пилотных

6 Mbps BPSK 1/2

9 Mbps BPSK 3/4

12 Mbps QPSK 1/2

18 Mbps QPSK 3/4

24 Mbps 16QAM 1/2

36 Mbps 16QAM 3/4

48 Mbps 64QAM 2/3

54 Mbps 64QAM 3/4

 

К слову, проскочила инфа, что 5/10/20/40 Mhz получаются просто изменением битика, который управляет делителем от PLL.

На закуску отломал крышку ВЧ блока на помершей Atheros карте, и сфотал в хорошем разрешении (позже сделаю фото получше).

Милейший, причем здесь PLL? Если вы имеете в виду дроби в конце строк то это степени кодирования, а значения цифр вовсе не битики, а отношение k/n-кортежей.

[Alexnik]

Вроде как на правду похожее http://www.625-net.ru/archive/0205/linkres.htm

[Alexnik]

Про кортежи чтот не вкурил (шишки плохие попались и бабмук сырой) ....

http://bspu.secna.ru/Department/WMiP/Metod...ary/korteg.html

А как правильно считаеться FEC ???

[nuclearcat]

Милейший, я говорю о разных вещах в одном посте.

 

По поводу кортежей(а откуда кстати словечко? ни разу не встречал, ни в описаниях FEC, ни в других статьях). FEC описывается в основном как блочный код, (n,k), n > k, т.к. n полученных символов содержат n-k избыточных символов. Собственно FEC к примеру 2/3, есть k/n. Я думаю теорию я достаточно хорошо понимаю, если не углубляться в собственно алгоритмы кодирования.

 

По поводу битиков в PLL, как известно Atheros чип блочная структура, и у некоторых логических блоков тактовая поступает с внутреннего делителя, как скажем сделано в MIPS IDT (копался лично просто с ним), можно сформировать частоту для памяти одну, но потянет к примеру с собой изменение частоты для PCI шины, нужно на другом делителе коэффициент менять. Так вот проскочила инфа, что 5/10 Mhz оказались "фичей", и их описали только в последних SDK.